A livello di studente, credo che strumenti GRATUITI e open source siano utili. Ecco una lista di alcuni strumenti di cui sono a conoscenza e che sarebbero utili
- www.edaplayground.com - Disponibile GRATUITAMENTE per simulare progetti e banchi di prova basati su SystemVerilog. Supporta anche la metodologia di verifica UVM completa. Puoi usarlo per fare incarichi di progetto o di pratica per imparare la modellazione del progetto in HDL e la verifica dello stesso usando i testbench. L'interfaccia web-based ha anche un visualizzatore di forme d'onda che può essere utilizzato per visualizzare le forme d'onda. Si può anche utilizzare per condividere il codice con gli altri.
- https://easyeda.com/ - Fare simulazione di circuiti, progettazione di PCB, progettazione di circuiti elettronici online gratuitamente
- https://systemvision.com/ Progettare e simulare progetti completi analogici, digitali e a segnale misto gratuitamente
- https://www.ischematics.com/ Cattura e simulazione schematica di circuiti per Mobile e Web.
- http://www.edautils.com/ - Utilità EDA per la traduzione RTL, parser, integrazione ecc
- Magic VLSI - VLSI Layout tool
- Design Simulation and Device Models - LTSpice che è un popolare strumento di simulazione spice che può essere scaricato
E come studente è sicuramente necessario essere su Github ( Build software better, together ) dove un sacco di codice di progettazione o software sono caricati gratuitamente ed è un primo posto che si potrebbe voler cercare in qualsiasi necessità.
Modifica 1: Questo nuovo anno ho anche sentito parlare di Yosys Open SYnthesis Suite - uno strumento di sintesi aperto che supporta Verilog